Analyse von "Soft Fails" aufgrund von ESD Ereignissen in Integrierten Schaltungen

Timm Ostermann

Analyse von "Soft Fails" aufgrund von ESD Ereignissen in Integrierten Schaltungen

Department of Integrated Circuits

Research output: Chapter in Book/Report/Conference proceeding › Conference proceedings › peer-review

Abstract

The paper deals with "soft failure" in integrated circuits due to interferences in input and output pad cells from the VDD core and IO supplies in the area of the pad frame. The test object is a specially designed test chip in a 180nm technology. By a detailed modeling of the interconnects / substrate of the test ASIC with corresponding RLC elements the respective measurement can be compared with a simulation and the results analyzed.

Original language	German (Austria)
Title of host publication	Proceedings 15. ESD-Forum 2017 (München)
Number of pages	6
Publication status	Published - 2017

Fields of science

102 Computer Sciences
202 Electrical Engineering, Electronics, Information Engineering

JKU Focus areas

Mechatronics and Information Processing
Nano-, Bio- and Polymer-Systems: From Structure to Function

Cite this

@inproceedings{0a753b61bf6c42a4ae306a592321e4a4,

title = "Analyse von {"}Soft Fails{"} aufgrund von ESD Ereignissen in Integrierten Schaltungen",

abstract = "Der Beitrag besch{\"a}ftigt sich mit „Soft Failure“ in Integrierten Schaltungen aufgrund von St{\"o}reinkopplungen in Ein- und Ausgangs-Padzellen aus der VDD Core und IO Versorgungen im Bereich des Padframes. Als Testobjekt dient ein speziell entworfener Test Chip in einer 180nm Technologie. Durch eine detaillierte Modellierung der Leitungen/Substrats des Test ASIC mit entsprechenden RLC Elementen kann die jeweilige Messung mit einer Simulation verglichen und die Ergebnisse analysiert werden.",

author = "Timm Ostermann",

year = "2017",

language = "Deutsch ({\"O}sterreich)",

booktitle = "Proceedings 15. ESD-Forum 2017 (M{\"u}nchen)",

}

TY - GEN

T1 - Analyse von "Soft Fails" aufgrund von ESD Ereignissen in Integrierten Schaltungen

AU - Ostermann, Timm

PY - 2017

Y1 - 2017

N2 - Der Beitrag beschäftigt sich mit „Soft Failure“ in Integrierten Schaltungen aufgrund von Störeinkopplungen in Ein- und Ausgangs-Padzellen aus der VDD Core und IO Versorgungen im Bereich des Padframes. Als Testobjekt dient ein speziell entworfener Test Chip in einer 180nm Technologie. Durch eine detaillierte Modellierung der Leitungen/Substrats des Test ASIC mit entsprechenden RLC Elementen kann die jeweilige Messung mit einer Simulation verglichen und die Ergebnisse analysiert werden.

AB - Der Beitrag beschäftigt sich mit „Soft Failure“ in Integrierten Schaltungen aufgrund von Störeinkopplungen in Ein- und Ausgangs-Padzellen aus der VDD Core und IO Versorgungen im Bereich des Padframes. Als Testobjekt dient ein speziell entworfener Test Chip in einer 180nm Technologie. Durch eine detaillierte Modellierung der Leitungen/Substrats des Test ASIC mit entsprechenden RLC Elementen kann die jeweilige Messung mit einer Simulation verglichen und die Ergebnisse analysiert werden.

M3 - Konferenzbeitrag

BT - Proceedings 15. ESD-Forum 2017 (München)

ER -