VerA: Vollautomatische Formale Verifikation Arithmetischer Schaltkreise

Arithmetische Schaltkreise spielen heute eine wesentliche Rolle in zahlreichen rechenintensiven Anwendungen (wie z.B. Signalverarbeitung und Kryptographie) sowie in künftigen KI-Architekturen (z.B. für Maschinelles Lernen und Deep Learning). Es gibt eine Vielzahl von arithmetischen Schaltkreisen, die ein breites Spektrum abdecken von trigonometrischen Funktionen bis zum Wurzelziehen für Fließkommazahlen. Trotz dieser Diversität können fast alle dieser komplexen Operationen auf vier Grundoperationen zurückgeführt werden: Addition, Subtraktion, Multiplikation und Division. Um die gestellten Anforderungen hinsichtlich Geschwindigkeit, Leistungsverbrauch und Fläche der Entwürfe erfüllen zu können, sind eine Vielzahl von Architekturen vorgeschlagen worden. Diese Architekturen nutzen ausgefeilte Algorithmen, um verschiedene Implementierungsaspekte zu optimieren. Dadurch sind sie in der Regel stark parallelisiert und strukturell komplex, so dass es eine immense Herausforderung darstellt, die Korrektheit solcher Implementierungen arithmetischer Schaltungen zu gewährleisten. Im Projekt VerA schlagen wir eine vollautomatisierte formale Methodik zur Verifikation vor, die weit über unvollständige simulationsbasierte Ansätze sowie halbautomatische Ansätze basierend auf Theorembeweisern hinaus geht, die nach wie vor den Stand der Technik bei der Verifikation arithmetischer Schaltkreise in der Industrie darstellen. In diesem Projekt legen wir unseren Hauptaugenmerk auf die größte Herausforderung bei der Verifikation arithmetischer Schaltungen, nämlich die Verifikation von Schaltungen, die komplexe und hochoptimierte industrielle Multiplizierer und Dividierer auf Gatterebene enthalten. Während diese Problemstellung schon lange Zeit offen ist, sind wir - ermutigt durch die jüngsten Fortschritte bei der Verifikation basierend auf symbolischer Computeralgebra - der festen Überzeugung, dass aktuell der ideale Zeitpunkt ist, um das Problem anzugehen.