Projektdetails
Beschreibung
Adaptierung des RTL VHDL Codes eines komplexen signalverarbeitenden Asics um eine Implementierung als FPGA oder als Asic (für verschiedene Asic Hersteller) zu ermöglichen.
| Status | Abgeschlossen |
|---|---|
| Tatsächliches Beginn-/Enddatum | 08.04.2002 → 30.06.2002 |
Projektbeteiligte
- Johannes Kepler Universität Linz (Leitung)
- Kretztechnik AG (Projektpartner*in)
Wissenschaftszweige
- 202028 Mikroelektronik
- 202037 Signalverarbeitung
- 202023 Integrierte Schaltkreise
- 102003 Bildverarbeitung
- 202027 Mechatronik
- 202018 Halbleiterelektronik
- 202 Elektrotechnik, Elektronik, Informationstechnik
- 102005 Computer Aided Design (CAD)
- 202006 Computer Hardware
JKU-Schwerpunkte
- Digital Transformation