Projektdetails
Beschreibung
VHDL-Modellierung einer 8051-kompatiblen Macrozelle für die ASIC-Integration einschließlich Verifikation, Syntheseoptimierung und Testeinbau.
| Status | Abgeschlossen |
|---|---|
| Tatsächliches Beginn-/Enddatum | 01.06.1996 → 28.02.1997 |
Projektbeteiligte
- Johannes Kepler Universität Linz (Leitung)
- FhG-IIS (Projektpartner*in)
Wissenschaftszweige
- 202028 Mikroelektronik
- 202023 Integrierte Schaltkreise
- 202027 Mechatronik
- 202018 Halbleiterelektronik
- 202 Elektrotechnik, Elektronik, Informationstechnik
- 102005 Computer Aided Design (CAD)
- 202037 Signalverarbeitung
- 202006 Computer Hardware
JKU-Schwerpunkte
- Digital Transformation